《科创板日报》7月8日讯（编辑 宋子乔） 近日，替代特英特尔正式公布了一项名为XBM（eXtended Bandwidth Memory，英用定扩展带宽内存）的公布超高带宽内存专利技术。该技术旨在成为HBM4的内存有力替代方案，承诺提供更高的新专带宽效率与更低的制造成本。据wccftech报道，利采XBM的制化商业化落地预计将在2030年之后。

XBM核心规格：兼容HBM4尺寸，封装方案搭载UCIe接口

XBM属于DRAM内存架构方案，替代特其封装尺寸设计严格对标HBM4标准，英用定确保兼容性。公布单颗芯片容量范围覆盖0.5GB至5GB，内存并集成速率高达32GT/s的新专UCIe（通用芯粒互联）接口，以实现高效的利采数据传输。

架构革新：从FEOL到BEOL的制化底层重构

XBM最显著的突破在于对芯片底层物理架构的重构：

• 传统DRAM：存储单元制作于前段制程（FEOL），即原生用于制造晶体管的底层硅基底。
• XBM方案：将1T1C存储单元转移至后段制程（BEOL），直接布置在晶体管上层的金属通孔堆叠区域，并采用薄膜晶体管工艺。

芯片堆叠倾斜视图，展示跨层对齐数据块与TSV结构

这种“后道集成”设计大幅提升了芯片面积利用率，允许容纳更多硅通孔（TSV），从而有效拉升内存集成密度与带宽上限。这一技术路径高度契合英特尔长期推行的“存储层叠于逻辑电路上方”的后道晶体管技术战略。

封装创新：MoP与反向悬垂结构降本增效

值得注意的是，该专利的核心竞争力不仅在于存储单元本身，更在于其定制化封装方案：

1. 优化Z轴堆叠：英特尔推出封装集成内存（MoP）与反向悬垂结构，旨在优化垂直堆叠高度。
2. 降低厚度与成本：传统MoP方案会增加300-350微米的厚度，而新结构通过取消防翘曲加固筋，并让电压调节器直接为DRAM供电，实现了更小体积与更低成本的封装形态。

封装内存横截面图，显示芯片堆叠位于SoC模块两侧

硬件规格与性能优势

在硬件构成上，XBM由封装基板、可选基底芯片及堆叠存储芯片阵列组成。其关键参数如下：

• 工作频率：2GHz
• 容量控制：依靠子通道数量与堆叠层数调节数据块规模
• 性能表现：依托架构与封装的双重优化，在更小的物理体积内实现比肩甚至超越HBM4的带宽与存储容量。

行业背景：突破“内存墙”瓶颈

高带宽内存（HBM）通过将DRAM芯片垂直堆叠在逻辑芯片上方，利用TSV互联及硅中介层，实现单堆叠位宽可达1024位的超宽并行接口。然而，这种超大位宽虽然带来了超高带宽，也导致了封装成本高企和扩展性受限，根源在于所有信号走线必须穿过内存与计算芯片之间的硅中介层。

随着AI加速器算力增速远超内存读写性能增速，“内存墙”已成为制约整体性能的关键瓶颈。因此，主流芯片厂商的研发重心已从单纯迭代逻辑芯片，转向内存接口与堆叠架构的深度优化。

英特尔的DRAM复兴之路

英特尔此前曾推进混合内存立方体（HMC）与多通道DRAM（MCDRAM）等项目，但因技术难题未能实现量产。XBM方案的公布，标志着英特尔正在调整其DRAM存储研发路线，寻求新的突破点。

目前，英特尔至少并行开发两种HBM替代方案：

1. XBM：即上述专利方案，预计2030年后商业化。
2. ZAM（Z角存储器）：
3. 合作方：英特尔与软银子公司SAIMEMORY联合开发。
4. 技术亮点：采用熔合键合技术，将九层DRAM堆叠，层间硅层厚度仅约3微米。
5. 性能预期：带宽密度约为HBM4的两倍。
6. 商业化时间：计划于2029年实现商业化，并将在2026年超大规模集成电路研讨会（ISSCC）上展示。

（科创板日报 宋子乔）